MathWorks EDA Simulator Link DS – верификация моделей микросхем в формате Verilog

Компания MathWorks представила свою новую технологию под названием EDA Simulator Link DS. Пакет EDA Simulator Link DS обеспечивает создание двустороннего интерфейса, позволяющего осуществлять взаимодействие пакетов MATLAB и Simulink с системой функциональной верификации Synopsys VCS MX.

До того как изготовить опытные образцы новых микросхем, процессоров и других электронных компонентов, инженеры обычно проводят подробное тестирование логики этих компонентов, описанной в проекте с помощью языка VHDL или Verilog. Новое решение компании The MathWorks позволяет автоматизировать выполнение этой сложной задачи.

Технология EDA Simulator Link DS позволяет вести проверку и отладку логики в моделях формата VHDL, Verilog, а также с использованием обоих этих стандартов. Функции автоматизированного тестирования позволяют подавать входной сигнал в код на языке HDL и собирать сведения обо всех выходных сигналах. Те компоненты проекта, которые еще не описаны на языке HDL, можно заменить компонентами на языке MATLAB. При тестировании пользователь может выбрать режим совместной работы систем – общий доступ к памяти или взаимодействие через сокеты протокола TCP/IP.

Получить дополнительную информацию о продуктах компании MathWorks можно на сайте компании Softline.

Если у вас возникли дополнительные вопросы – свяжитесь с менеджером отдела продаж Борисом Манзоном по тел. +7(495)232-00-23 или e-mail: BorisM@softline.ru.